מבנה מחשבים ספרתיים תרגול מס' חזרה על ארכיטקטורת ה-

Transcription

1 מבנה מחשבים ספרתיים MIPS תרגול מס' :2 חזרה על ארכיטקטורת ה

2 רגיסטרים )אוגרים(. ישנם רגיסטרים לשימוש כללי. רגיסטר R ערכו קבוע ושווה כמו כן ישנם 6 רגיסטרים של 64 סיביות עבור פעולות )F float שמיש( ניתן להשתמש בכל אחד מהם כשני רגיסטרים float של סיביות. R = R F F2 F F3 R3 R3 F F2 F28 F3 F29 F3 F28 F3 2

3 רגיסטר אופני מיעון ב- MIPS :(register) האופרנד מאוחסן ברגיסטר ADD $2,$3,$4; reg 2 reg3 reg4 מיידי :(Iediate) האופרנד הוא קבוע )מקודד בפקודה( בגודל 6 סיביות עם סימן ADDI $2,$3,5; reg 2 reg3 5 בסיס היסט Displaceent( :)Base האופרנד נמצא בזיכרון - הכתובת בזיכרון = ערך שדה ההיסט הערך שברגיסטר הבסיס - LW $2,5($3); reg 2 e(reg3 5) יחסי למונה התוכנית :)PC-relative( הערך מחושב ע"י חיבור הערך שב- PC לערך שדה ה- iediate אך ורק עבור קפיצות מותנות )branches( )6 סיביות(. מיועד BEQ $3,$4,5; if reg3 == reg4 then PC PC 4 4*5 3

4 פקודות MIPS נוספות )reg = גישה לזיכרון, אכסן )Store( מילה ) סיביות( לכתובת קבועה (שימו לב ש- SW $3,($); e(reg) reg3 MOV מיוחדת(: טעינת / העתקת ערך אוגר )אין פקודת ADDI $4,$,5; reg4 5 (שימו לב להרחבת הסימן) ADD $4,$8,$; reg4 reg8 BEQ $,$,Label; if reg == then jp to Label Branch מותנה השוואת "קטן-מ" )פסאודו פקודה )BLT L2,$3,$2 SLT $,$2,$3 if reg2 < reg3 then reg else reg BNE $,$,L2 if reg!= reg then jp to L2 )מאחר ו- reg= צמד הפקודות יגרום לקפיצה אם reg2<reg3 אחרת המשך כרגיל( J קפיצה בלתי מותנית )מיעון מוחלט( JR $3 קפיצה עקיפה )מיעון לפי ערך האוגר( 4

5 קידוד הפקודות סיביות: כל הפקודות בנות סיביות כלומר 4 בתים כל סוג מגדיר את החלוקה הפנימית בתוך אותן ישנם שלושה סוגי פקודות: R-type - register instrctions I-type - iediate J-type - jps (nconditional) שדה ה- op )opcode( קבוע בגודלו ונמצא תמיד. הוא חיוני כדי לדעת מהו סוג הפקודה וכיצד לבצע את החלוקה הפנימית השונה בין פורמט לפורמט 5

6 קידוד הפקודות בפקודות מסוג R Opcode = Rs Rt Rd Shift aont fnc 6bit 5bit 5bit 5bit 5bit 6bit שדה ה- op תמיד שווה ואילו שדה ה- fnc אומר מהי הפקודה שדות ה- rs וה- rt עבור רגיסטר המקור, ושדה ה- rd עבור רגיסטר המטרה. שדה ה- )shift aont( shat מיועד לפקודה הזזת סיביות )SLL,SRL,SRA( בלבד 6

7 קידוד הפקודות בפקודות מסוג I Opcode Rs Rt \ Iediate Load: Base Store: Base Load:Target Store: data 6bit 5bit 5bit 6 bit בפקודות load ופקודות עם שדה i שדה ה- rs עבור רגיסטר הבסיס ושדה ה- rt עבור רגיסטר המטרה בפקודות store שדה ה- הערך לאחסון בזיכרון בפקודות rs,branch ו- rt הקפיצה ביחס ל- PC rs עבור רגיסטר הבסיס ושדה ה- rt מכיל את עבור רגיסטרי המקור והקבוע מקודד את כתובת 7

8 ה) קידוד הפקודות בפקודות מסוג J Opcode 6bit כתובת קפיצה 26 bit קופצים אל הכתובת המתחילה משמאל ב- 4 סיביות מה- PC segent- בזיכרון( שלאחריהן 26 הסיביות שבשדה ה- address ו- 2 סיביות אחרונות מימין שהן תמיד מאחר וכל הפקודות נמצאות בכתובות המתחלקות ב- 4. Crrent PC Target (26 bits) Target address 8

9 קונפיגורציות של ה- MIPS Single Cycle כל פקודה מבוצעת במחזור שעון יחיד בעל זמן מחזור ארוך מאוד Mlticycle חלוקת הפקודות למספר שלבים ועבור כל פקודה לבצע בכל שלב חלק מהפעולות. רוב הפקודות עדיין משתמשות ב- 4 מחזורי שעון לפחות )קצרים יותר(. אין שיפור משמעותי Pipeline מחלקים את ה- datapath הסדרתי לשלבים כאשר פקודה מסוימת מסיימת את השלב הראשון ועוברת לשלב השני, פקודה חדשה נכנסת לשלב הראשון וכן הלאה מתקבל מצב בו בכל מחזור שעון כל פקודה מתקדמת בשלב אחד. כלומר, בכל מחזור מסתיימת פקודה אחת ופקודה חדשה נכנסת לביצוע. 9

10 השלבים הבסיסיים בביצוע פקודות כל פקודה )למעט נקודה צפה( ניתנת לחלוקה ל- 5 שלבים בסיסיים: Fetch. שליפת הפקודה לביצוע מהזיכרון קידום מונה התוכנית לפקודה הבאה לביצוע. אכסון הפקודה ברגיסטר זמני )IR(

11 Instrction Fetch Src 6 reslt Zero Shift left 2 Control Reg reg reg 2 reg data data data 2 Register File [5-] [2-6] [5-] Sign etend 6 EX/MEM MEM/ Me Me Branch PCSrc MetoReg 4 IF/ID PC Instrction Meory ID/EX Control Rd\Rt Reg M Data Data Data Meory Rd\Rt op EX M Rt Rd I Instrction NewPC NewPC reslt

12 השלבים הבסיסיים בביצוע פקודות Decode.2 פענוח הפקודה ויצירת את אותות הבקרה שילוו את הפקודה בהמשך שליפת ערכי הרגיסטרים המתאימים מתוך Register File Etension :Sign הרחבה של האופרנד המקודד מ- 6 סיביות ל- סיביות 2

13 3 Instrction Decode Src 6 reslt Zero Shift left 2 Control Reg reg reg 2 reg data data data 2 Register File [5-] [2-6] [5-] Sign etend 6 EX/MEM MEM/ Me Me Branch PCSrc MetoReg 4 IF/ID PC Instrction Meory ID/EX EX M Control Rd\Rt Reg M Data Data Data Meory Rd\Rt op Rt Rd I Instrction NewPC NewPC reslt

14 השלבים הבסיסיים בביצוע פקודות Eecte.3 ביצוע הפעולה הנדרשת על בסיס הערכים בערוצי המידע: עבור פעולת ביצוע הפעולה הנדרשת גישה לזיכרון חישוב הכתובת האפקטיבי עבור עבור הסתעפות )branch( חישוב כתובת היעד וחישוב תנאי הקפיצה מבצעים את החישוב על 2 האופרנדים מהרגיסטרים הנכנסים ל- הראשי אשר מבצע פעולת חיסור אם התוצאה היא נדלק דגל ZERO וכך ידוע האם יש לקפוץ )BEQ( חישוב כתובת היעד של הקפיצה 4

15 5 EXecte Src 6 reslt Zero Shift left 2 Control Reg reg reg 2 reg data data data 2 Register File [5-] [2-6] [5-] Sign etend 6 EX/MEM MEM/ Me Me Branch PCSrc MetoReg 4 IF/ID PC Instrction Meory ID/EX EX M Control Rd\Rt Reg M Data Data Data Meor y Rd\Rt op Rt Rd I Instrction NewPC NewPC reslt

16 השלבים הבסיסיים בביצוע פקודות Meory.4 קריאה / כתיבה לזיכרון בפקודות Store / Load החלטה האם לקפוץ בפקודות branch )עדכון )PC שימו לב - Hazard Control בכל שלב נכנסות פקודות חדשות ל-.pipeline עד שהבנו שצריך לקפוץ, אולי נכנסו פקודות שכלל אינן צריכות להתבצע )מ- או מהזיכרון( לרגיסטר היעד. : back.5 אכסון התוצאה 6

17 Sign etend Register File op Src MetoReg Reg Branch Me Me reslt NewPC Control Reg MEMory \ Back PCSrc IF/ID ID/EX EX/MEM MEM/ M M PC 4 Instrction Meory Instrction NewPC reg reg 2 reg data data data 2 EX Shift left 2 Zero reslt Data Meory Data Data [5-] 6 [2-6] [5-] I Rt Rd 6 Control Rd\Rt Rd\Rt 7

18 אותות הבקרה Signal Nae Effect when Effect when Me None. Data Meory contents at the read address are pt on read data otpt. Me None. Data eory contents at address given by write address are replaced by vale on write data inpt Src The second operand coes fro the second register file otpt. The register destination for the register write coes fro the rt field. The second operand is the sign-etended lower 6 bits of the instrction. The register destination nber for the register write coes fro the rd field. Reg None. The register given by write register nber inpt is written into with the vale on the write data inpt. PCSrc (== Branch & cond) The PC is replaced by the otpt of adder that coptes the vale of PC4. The PC is replaced by the otpt of the adder that coptes the branch target. MetoReg The vale fed to the register write data inpt coes fro the. The vale fed to the register write data inpt coes fro the data eory. 8

19 9 הרקבה תותוא Src 6 reslt Zero Shift left 2 Control Reg reg reg 2 reg data data data 2 Register File [5-] [2-6] [5-] Sign etend 6 EX/MEM MEM/ Me Me Branch PCSrc MetoReg 4 IF/ID PC Instrction Meory ID/EX EX M Control Rd\Rt Reg M Data Data Data Meor y Rd\Rt op Rt Rd I Instrction NewPC NewPC reslt

20 control, op fnc Instrction opcode op Instrction operation Fnction code Desired action control inpt LW load word - add SW store word - add BEQ branch eqal - sbtract ADD add add SUB sbtract sbtract AND AND and OR OR or SLT set-on-less-than set-on-less-than 2

21 דוגמאות לערכי control lines עבור פקודות שונות: stage Eection Meory Back פקודה op op src control Branch PCsrc Me Me Reg Meto Reg add beq X / X branch דוגמא לקידוד offset של פקודת שאלה: אנו נמצאים בכתובת 7 )כתובת פקודת ה- branch ( ורוצים לקפוץ לכתובת 8. מה עלינו לקודד? Displaceent = 8 74 = 96 bytes 96 / 4 = 24 instrctions 24 2

22 שאלה: ברצוננו להוסיף פקודה בשם addconst לסט הפקודות של ה-.MIPS הפקודה תבצע חיבור של רגיסטר לקבוע חסר סימן )nsigned( תחביר הפקודה addconst R,R2,const והפעולה המתבצעת היא R=R2const הקבוע const הינו מספר חיובי בטווח -( )2 6 - [ קידוד הפקודה החדשה הוא מסוג: R. I.2 J.3 4. לא ניתן לממש פקודה כזאת במעבד מסוג RISC 5. אף תשובה אינה נכונה? במידה וניתן לממש את הפקודה, מה השינוי שנדרש במבנה ה- MIPS 22

23 23 Src 6 reslt Zero Shift left 2 Control Reg reg reg 2 reg data data data 2 Register File [5-] [2-6] [5-] Sign etend 6 EX/MEM MEM/ Instrction Me Me Branch PCSrc MetoReg 4 IF/ID PC Instrction Meory 2 ID/EX EX M Control Rd\Rt Reg M Data Data Data Meor y Rd\Rt op 6 zero etend

24 אתר הקורס: תרגילי בית: יינתנו 4 תרגילי בית במהלך הסמסטר 2% תקף 8%( הגשה בזוגות בחינה סופית( נקודות יורדו על כל יום איחור Hennessy & Patterson - Copter Architectre: A Qantitative Approach. 5 ספרי קורס: Hennessy & Patterson - Copter Organization and Design: The Hardware/ Software Interface 3